本書是根據(jù)教育部學(xué)科專業(yè)調(diào)整規(guī)范、教學(xué)內(nèi)容和教學(xué)體系改革及專業(yè)人才培養(yǎng)需求編寫而成的。本書共9章，主要內(nèi)容為數(shù)制與編碼、邏輯代數(shù)與邏輯函數(shù)、邏輯門電路、組合邏輯電路、觸發(fā)器、時(shí)序邏輯電路、脈沖單元電路、D/A和A/D轉(zhuǎn)換器、Verilog HDL基礎(chǔ)。各章章首均有本章導(dǎo)讀、學(xué)習(xí)目標(biāo)、思政教學(xué)目標(biāo)，章末有本章小結(jié)、習(xí)題。
本書可作為高等職業(yè)院校計(jì)算機(jī)、電氣信息類、電子信息類及其他相近專業(yè)的教材或教學(xué)參考書，也可作為電子技術(shù)相關(guān)工程技術(shù)人員的參考書。
第1章 數(shù)制與編碼 1
1.1 數(shù)字電路概述 1
1.1.1 數(shù)字電路的分類 1
1.1.2 數(shù)字電路的特點(diǎn) 2
1.2 數(shù)制 2
1.2.1 十進(jìn)制 3
1.2.2 二進(jìn)制 3
1.2.3 八進(jìn)制 4
1.2.4 十六進(jìn)制 4
1.3 不同進(jìn)制數(shù)之間的轉(zhuǎn)換 4
1.3.1 二、八、十六進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù) 5
1.3.2 二進(jìn)制數(shù)與八、十六進(jìn)制數(shù)的相互轉(zhuǎn)換 5
1.3.3 十進(jìn)制數(shù)轉(zhuǎn)換成二、八、十六進(jìn)制數(shù) 6
1.4 編碼 8
1.4.1 二十進(jìn)制編碼 8
1.4.2 ASCII碼 9
本章小結(jié) 10
習(xí)題1 11
第2章 邏輯代數(shù)與邏輯函數(shù) 12
2.1 邏輯代數(shù)的基本概念 12
2.1.1 邏輯常量和邏輯變量 12
2.1.2 基本邏輯和復(fù)合邏輯 13
2.1.3 邏輯函數(shù)的表示方法 18
2.1.4 邏輯函數(shù)的相等 20
2.2 邏輯代數(shù)的運(yùn)算法則 20
2.2.1 邏輯代數(shù)的基本公式 20
2.2.2 邏輯代數(shù)的基本定理 21
2.2.3 邏輯代數(shù)的常用公式 23
2.2.4 異或運(yùn)算公式 24
2.3 邏輯函數(shù)的表達(dá)式 24
2.3.1 邏輯函數(shù)的基本表達(dá)式 25
2.3.2 邏輯函數(shù)的標(biāo)準(zhǔn)表達(dá)式 25
2.3.3 各種邏輯函數(shù)表示方法的相互轉(zhuǎn)換 28
2.4 邏輯函數(shù)的化簡(jiǎn)法 30
2.4.1 邏輯函數(shù)化簡(jiǎn)的意義 30
2.4.2 邏輯函數(shù)的代數(shù)化簡(jiǎn)法 30
2.4.3 邏輯函數(shù)的卡諾圖化簡(jiǎn)法 31
本章小結(jié) 34
習(xí)題2 35
第3章 邏輯門電路 37
3.1 開關(guān)元件的開關(guān)特性 38
3.1.1 二極管的開關(guān)特性 38
3.1.2 三極管的開關(guān)特性 39
3.2 分立元件門 40
3.2.1 二極管與門 40
3.2.2 二極管或門 42
3.2.3 三極管非門 43
3.2.4 復(fù)合邏輯門 45
3.3 TTL集成門 47
3.3.1 TTL與非門的工作原理 47
3.3.2 TTL與非門的主要參數(shù) 48
3.3.3 TTL集電極開路門 50
3.3.4 三態(tài)門 51
3.3.5 TTL電路的系列產(chǎn)品 52
3.4 ECL門電路 53
3.4.1 ECL電路的基本結(jié)構(gòu) 53
3.4.2 ECL門的工作特點(diǎn) 54
3.5 數(shù)字集成電路使用注意事項(xiàng) 55
3.5.1 TTL電路使用注意事項(xiàng) 55
3.5.2 MOS及CMOS電路使用注意事項(xiàng) 55
3.5.3 多余輸入端與門電路處理 56
本章小結(jié) 57
習(xí)題3 58
第4章 組合邏輯電路 60
4.1 組合邏輯電路的分析與設(shè)計(jì) 60
4.1.1 組合邏輯電路的分析 61
4.1.2 組合邏輯電路的設(shè)計(jì) 62
4.2 組合邏輯電路的競(jìng)爭(zhēng)冒險(xiǎn) 64
4.2.1 競(jìng)爭(zhēng)現(xiàn)象 65
4.2.2 冒險(xiǎn)現(xiàn)象 65
4.2.3 競(jìng)爭(zhēng)冒險(xiǎn)的檢查方法 66
4.2.4 競(jìng)爭(zhēng)冒險(xiǎn)的消除方法 67
4.3 編碼器 68
4.3.1 編碼器的工作原理 68
4.3.2 中規(guī)模集成通用編碼器 71
4.4 譯碼器 74
4.4.1 唯一地址譯碼器 75
4.4.2 數(shù)字顯示器 78
4.5 數(shù)據(jù)分配器與數(shù)據(jù)選擇器 80
4.5.1 數(shù)據(jù)分配器 80
4.5.2 數(shù)據(jù)選擇器 81
4.6 加法器 86
4.6.1 半加器 86
4.6.2 全加器 87
4.7 數(shù)值比較器 89
4.7.1 數(shù)值比較器的工作原理 89
4.7.2 集成數(shù)值比較器 90
本章小結(jié) 92
習(xí)題4 92
第5章 觸發(fā)器 95
5.1 基本RS觸發(fā)器 96
5.1.1 電路結(jié)構(gòu)和工作原理 96
5.1.2 觸發(fā)器邏輯功能的表示方法 97
5.2 鐘控觸發(fā)器 99
5.2.1 鐘控RS觸發(fā)器 99
5.2.2 鐘控D觸發(fā)器 101
5.2.3 鐘控JK觸發(fā)器 102
5.2.4 鐘控T觸發(fā)器 104
5.3 集成觸發(fā)器 105
5.3.1 主從RS觸發(fā)器 105
5.3.2 主從JK觸發(fā)器 106
5.3.3 邊沿JK觸發(fā)器 107
5.4 觸發(fā)器之間的轉(zhuǎn)換 109
5.4.1 用JK觸發(fā)器實(shí)現(xiàn)其他類型觸發(fā)器 109
5.4.2 用D觸發(fā)器實(shí)現(xiàn)其他類型觸發(fā)器 110
本章小結(jié) 111
習(xí)題5 111
第6章 時(shí)序邏輯電路 114
6.1 時(shí)序邏輯電路的基本概念 115
6.1.1 時(shí)序邏輯電路的結(jié)構(gòu)和特點(diǎn) 115
6.1.2 時(shí)序邏輯電路的分類 116
6.1.3 時(shí)序邏輯電路功能的描述方法 116
6.2 時(shí)序邏輯電路的分析方法 118
6.2.1 時(shí)序邏輯電路分析的一般步驟 118
6.2.2 同步時(shí)序邏輯電路的分析舉例 119
6.3 同步時(shí)序邏輯電路的設(shè)計(jì)方法 122
6.3.1 同步時(shí)序邏輯電路設(shè)計(jì)的一般步驟 122
6.3.2 同步時(shí)序邏輯電路設(shè)計(jì)舉例 124
6.4 集成計(jì)數(shù)器 127
6.5 寄存器和移位寄存器 131
6.5.1 寄存器 131
6.5.2 移位寄存器 132
6.5.3 集成移位寄存器 133
本章小結(jié) 136
習(xí)題6 137
第7章 脈沖單元電路 140
7.1 脈沖單元電路概述 140
7.1.1 脈沖單元電路的分類和波形參數(shù) 140
7.1.2 555定時(shí)器 141
7.2 施密特觸發(fā)器 142
7.2.1 用555定時(shí)器構(gòu)成施密特觸發(fā)器 142
7.2.2 集成施密特觸發(fā)器 144
7.3 單穩(wěn)態(tài)觸發(fā)器 144
本章小結(jié) 145
習(xí)題7 146
第8章 D/A和A/D轉(zhuǎn)換器 148
8.1 D/A轉(zhuǎn)換器 148
8.1.1 D/A轉(zhuǎn)換器的電路結(jié)構(gòu) 149
8.1.2 D/A轉(zhuǎn)換器的主要技術(shù)指標(biāo) 152
8.1.3 集成D/A轉(zhuǎn)換器 152
8.2 A/D轉(zhuǎn)換器 154
8.2.1 A/D轉(zhuǎn)換器的基本原理 154
8.2.2 A/D轉(zhuǎn)換器的類型 156
8.2.3 A/D轉(zhuǎn)換器的主要技術(shù)指標(biāo) 157
8.2.4 集成A/D轉(zhuǎn)換器 157
本章小結(jié) 159
習(xí)題8 159
第9章 Verilog HDL基礎(chǔ) 161
9.1 Verilog HDL設(shè)計(jì)模塊的基本結(jié)構(gòu) 161
9.1.1 模塊端口定義 162
9.1.2 模塊內(nèi)容 162
9.2 Verilog HDL詞法 163
9.2.1 空白符和注釋 163
9.2.2 常數(shù) 163
9.2.3 字符串 164
9.2.4 關(guān)鍵詞 164
9.2.5 標(biāo)識(shí)符 165
9.2.6 操作符及其優(yōu)先級(jí) 165
9.2.7 Verilog HDL 數(shù)據(jù)對(duì)象 168
9.3 Verilog HDL語句 169
9.3.1 賦值語句 169
9.3.2 條件語句 170
9.3.3 循環(huán)語句 171
9.3.4 結(jié)構(gòu)聲明語句 173
9.3.5 語句的順序執(zhí)行與并行執(zhí)行 175
9.4 不同抽象級(jí)別的Verilog HDL模型 175
9.5 基于Verilog HDL的組合邏輯電路設(shè)計(jì)實(shí)例 176
本章小結(jié) 180
習(xí)題9 181
參考文獻(xiàn) 182
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